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Encoding:
Internet Message Format  |  1996-08-05  |  2.7 KB
  1. Path: prbarnes.demon.co.uk!peter
  2. From: Peter Barnes <peter@prbarnes.demon.co.uk>
  3. Newsgroups: comp.sys.m68k
  4. Subject: Re: Reset-configuration on 68332 ?
  5. Date: Tue, 2 Apr 1996 10:32:28 +0100
  6. Organization: Electronic Design Consultants
  7. Distribution: world
  8. Message-ID: <a58$ACAsQPYxEwNf@prbarnes.demon.co.uk>
  9. References: <4j3v26$8o@raven.inka.de> <315847EF.2EAB@telogy.com>
  10. NNTP-Posting-Host: prbarnes.demon.co.uk
  11. X-NNTP-Posting-Host: prbarnes.demon.co.uk
  12. MIME-Version: 1.0
  13. X-Newsreader: Turnpike Version 1.11 <8iyjw$oXRruO8E0bH2Ks1bjnoz>
  14.  
  15. In article <315847EF.2EAB@telogy.com>, Christine Price
  16. <cprice@telogy.com> writes
  17. >Josef Wolf wrote:
  18. >....
  19. >> IMHO this description conflicts with the recommended circuit on page 8-12.
  20. >> The data bus confguration is driven during the 512 clocks. In the 10-cycle
  21. >> period the bus is left floating. At the end of the 10-cycle period the
  22. >> (floating) bus is latched. IMHO the bus should be latched at the _start_
  23. >> of the 10 clocks to ensure the bus is latched while the configuration
  24. >> is driven actively.
  25. >> 
  26. >> Where is the bug? In the chip? In the docs? Or should I go and buy a good
  27. >> book about how to design a reset-cirquit?
  28. >> 
  29. >> Greetings
  30. >> --
  31. >> -- Josef Wolf -- jw@raven.inka.de -- Germersheim, Germany --
  32. >
  33. >This is a good question...I just designed a circuit and based my pulling
  34. >of the data bus low totally on the RESET* line.  I used a device that
  35. >would go back to tri-state as soon as RESET* is de-asserted.  But, 
  36. >according to the specs, RESET* itself will be floating for 10 clock 
  37. >cycles and my reset circuit maynot behave properly.
  38.  
  39.      I think that there may be a little misunderstanding of the reset
  40. function. /RESET from the CPU is a bi-directional signal. This allows an
  41. external reset to hit the cpu but also allows the RESET instruction to
  42. hit the /RESET line (to reset peripherals etc.). Because it is bi-
  43. directional, any external reset circuit must be wire-ORed NOT tristated
  44. in case (by accident) a RESET instruction coincides with an external
  45. reset. Usually, the reset driver is open drain or open collector with a
  46. pull-up resistor. This will ensure correct state when the /RESET line is
  47. 'floating'. Relying on 'weak' pullups is not a good idea in an
  48. electrically noisy environment (i.e. everywhere!) - induced transients
  49. can cause funny things to happen.
  50.      No data should be latched by the cpu unless another signal has
  51. validated the latch (DSACK,E,IACK,WR etc) so  the concern over the
  52. early/late latching is probably of no concern IF normal bus interface
  53. logic has been implemented (very low on 68332).
  54.      I may have got the wrong-end-of-the-stick over the problems raised.
  55. If you already know this accept my humblest apologies!
  56. Regards to all and sundry -- 
  57. Peter Barnes
  58.